Список вопросов базы знаний

Содержимое индексных регистров АЛУ используется для запоминания адреса операндов и результата:

Умножение двоичных чисел выполняется с помощью операций сдвига и сложения:

В микросхемах оперативной памяти можно произвольно изменять порядок сигналов адресных разрядов:

В ОЗУ с параллельным доступом можно записывать информацию в любой адрес ОЗУ и читать информацию из любого адреса ОЗУ в произвольном порядке:

Время выборки адреса - задержка между изменением адреса и выдачей данных:

Для памяти LIFO требуется хранение двух кодов адреса: адрес для записи и адрес для чтения:

Для уменьшения количества адресных разрядов необходимо на нужное число старших адресных входов подать нулевые сигналы:

Задержка выборки микросхемы - время от установки входного кода адреса до установки выходного кода данных:

Задержка ПЗУ равна задержке выборки адреса микросхемы ПЗУ:

Запись в памяти типа FIFO начинается с высшего адреса памяти и производится по последовательно уменьшающимся адресам:

Каждая ячейка оперативной статической памяти представляет собой конденсатор:

Код на адресных линиях памяти представляет собой содержимое той ячейки памяти, к которой производится обращение в данный момент:

Количество адресных разрядов определяет количество ячеек памяти:

Память стекового типа работает по принципу: первым вошел - первым вышел:

Память типа LIFO требует мультиплексирования:

ПЗУ можно рассматривать как преобразователь входного кода адреса в выходной код адреса по определенному закону:

Повысить быстродействие ОЗУ можно с помощью сдвиговых регистров:

IO/М - сигнал выбора памяти или внешнего устройства:

Адреса оперативных ЗУ при адресации памяти, размещают в заданных областях адресного пространства:

Адресация, при которой ячейке памяти или внешнему устройству соответствует некоторая зона адресов, - адресация неабсолютная:

В микропроцессорной системе задачи решаются путем выполнения последовательности команд, свойственных данному микропроцессору:

В режиме прерывания инициатором обмена является программа:

В режиме прямого доступа к памяти микропроцессор подключен к шинам системы:

Машинные циклы - интервалы между одноименными фронтами тактовых импульсов:

Микроконтроллеры реализуют сложные алгоритмы:

По однонаправленной адресной шине МП идет обмен управляющей информацией:

Прерывания по запросам от медленно действующих внешних устройств увеличивают производительность системы:

При использовании интерфейса с общей шиной для адресов памяти и внешних устройств выделяются части общего АП:

При обменах по прерываниям ожидание исключается:

При прямой адресации в команде явно указывается регистр процессора, содержащий адрес операнда:

Регистр B относится к специализированным регистрам и не может быть использован по усмотрению программиста:

Регистры W и Z предназначены только для временного хранения данных при выборке команды из памяти и недоступны для программиста:

CPLD - БИС/СБИС программируемой логики, структура которой представляет собой матрицу программируемых логических блоков:

В FPGA с триггерной памятью реконфигурации применяют мелкозернистые блоки:

В качестве конфигурируемых логических блоков могут использоваться логические вентили И-НЕ, ИЛИ-НЕ:

Во всех СБИС программируемой логики логические операции производятся в логических блоках, которые соединяются в единую схему с помощью программируемой матрицы соединений:

Динамическая реконфигурация применима в системах с выполнением операций, параллельных во времени:

Длинная линия - непрерывная линия межсоединений, проходящая по всей ширине кристалла БИС/СБИС программируемой логики:

Для передачи на большие расстояния с малой задержкой служат длинные линии:

Логический блок программируемых БИС/СБИС, реализованный на основе схем программируемой памяти, - табличный функциональный преобразователь:

Малое количество сегментов в FPGA ведет к появлению большого числа программируемых ключей в линиях связи:

Микросхемы CPLD имеют логические элементы табличного типа (LUT):

Микросхемы FPIC имеют логические блоки:

Память конфигурации с EEPROM стирается электрическими сигналами:

Передача сигналов низкого уровня по внешним связям неприемлема из-за малой помехоустойчивости таких сигналов:

Функциональность логического блока определяется его зернистостью:

Эквивалентный вентиль - группа схемных элементов, соответствующая возможности реализации на ней FPGA:

Буфер передатчика адаптера принимает последовательные данные от буфера ШД и преобразует их в поток параллельных битов:

В бодах измеряют число состояний канала в секунду:

В полудуплексной системе передачи данные передаются в обоих направлениях одновременно: